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Diseño del IP Funcionalidad Formateador Excitador en FPGA de la Unidad REP del RAdar HORUS RME MKII.

Datos Generales

Nombre del Proyecto:

Diseño del IP Funcionalidad Formateador Excitador en FPGA de la Unidad REP del RAdar HORUS RME MKII.

Acrónimo:

HORUS III

Tipo de proyecto:

Privado

Referencia:

: Art. 83

Entidad financiadora:

INDRA Sistemas S.L

Fecha de inicio:

22 Oct 2012

Fecha de finalización:

15 Mar 2013

Participantes

Investigador Principal:

raul.mateos

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