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Diseño del IP Funcionalidad Formateador Excitador en FPGA de la Unidad REP del RAdar HORUS RME MKII.

Datos Generales

Nombre del Proyecto:

Diseño del IP Funcionalidad Formateador Excitador en FPGA de la Unidad REP del RAdar HORUS RME MKII.

Acrónimo:

HORUS II

Tipo de proyecto:

Privado

Referencia:

Art 83 2012

Entidad financiadora:

INDRA Sistemas S.L.

Fecha de inicio:

2 Jul 2012

Fecha de finalización:

12 Sep 2012

Participantes

Entidades participantes:

UAH

Investigador Principal:

raul.mateos

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